對話「Chiplet標準發起人」郝沁汾：Chiplet推動EDA廠商變局加速

Chiplet時代，中國EDA和封測標準制訂工作將在今年啟動。

EDA被譽為“芯片之母”，是我國“卡脖子”關鍵技術之一。Chiplet小芯片時代，面對國外禁令下的EDA工具，中國廠商將何去何從？面臨哪些挑戰和機遇？

日前，工業和信息化部、國資委等國家有關部門相繼發文，打造原創技術策源地，高質量推進關鍵核心技術攻關，加大對集成電路等關鍵領域科技投入。在“卡脖子”關鍵核心技術攻關上不斷實現新突破。此前的2月13日，由中國電子工業標準化技術協會審訂，首個由中國企業和專家主導制訂的Chiplet技術標準《小芯片接口總線技術要求》（T/CESA 1248-2023）正式實施。

記者近日采訪了：中國Chiplet標準的主要發起人和起草人，中科院計算所研究員、中國計算機互連技術聯盟（CCITA）秘書長、無錫芯光互連技術研究院院長郝沁汾，國內領先的系統級驗證EDA廠商芯華章，全頻域物理場仿真EDA廠商芯瑞微，自研EDA、在DPU框架中采用Chiplet技術的芯啟源等，面對國內外時局，中國EDA廠商是否準備好了？

1、從Chiplet標準到EDA工具的突破一步

“芯片制造業的發展留給先進制程的時間不多，進入3nm、2nm后，摩爾定律難以為繼的現象也越來越鮮明，中國Chiplet標準的發布實施正是在這樣的背景下，希望能在Chiplet標準技術驗證和應用研討、Chiplet技術合作、Chiplet技術平臺生態共建等領域，發揮中國芯片產業界的各自優勢，促進技術合作。”郝沁汾向鎂客網表示。

圖 | 中科院計算所研究員、中國計算機互連技術聯盟（CCITA）秘書長、無錫芯光互連技術研究院院長郝沁汾

隨著全球芯片產業先進制程的放緩，芯片廠商也對先進制程的推進越來越吃力，目前只有英特爾、三星等幾家大廠，還在這個賽道“堆錢”，大部分廠商已事實上退出了先進制程的競爭。與此同時，英特爾躉擁芯片制程接近1nm，逼近物理極限的時候，又卷起了一項新的賽道。2022年3月，英特爾再次當起Chiplet小芯片的“帶頭大哥”，成立了UCle聯盟（Universal Chiplet Interconnect Express，小芯片聯盟），并推出了小芯片通用互連協議。

郝沁汾說，“我們提出中國Chiplet接口標準，是為中國集成電路產業發展在后摩爾時代求生存、求發展做一些基礎工作。UCle標準和中國Chiplet技術標準相繼發布是一件挺巧合的事情，可見大家的判斷還是一致的，先進制程的停滯必定要激發出破局的新技術。”

Chiplet技術未來對半導體產業鏈將帶來的巨大變革，在行業內形成共識。但作為一個多年前就被提出的技術概念，業界對于Chiplet的認知還有一些不足，尤其是Chiplet和EDA的緊耦合，又將帶來哪些化學反應？

一直以來，摩爾定律像一盞燈塔推動著半導體業進步。1999年至2020年前后，從胡正明教授提出FinFET（鰭式場效晶體管），將半導體制程帶入新境界，再到Marvell創始人之一周秀文博士的Mochi（模塊化芯片）理念，大多數廠商對摩爾定律逐漸失效已經有了危機感和緊迫感，通過Chiplet技術延續摩爾定律，以期接近目標制程的效果，這成了幾乎所有芯片廠商都在關注的事情。

此外，西方國家對中國芯片的封堵管制愈發嚴苛。目前中國的集成電路設計高度依賴歐美系EDA工具，一旦歐美斷供EDA工具，中國依賴高端芯片的相關制造業將舉步維艱，中國經濟將蒙受難以估算的巨大損失。國產EDA模擬全流程系統目前已能夠支持28nm及以上的成熟工藝。EDA工具不全成為中國EDA行業的另一個問題。

由于缺乏頭部Foundry合作，中國本土EDA工具難以匹配目前最先進的工藝，其EDA工具對先進工藝的支持不夠，這導致國產EDA工具在高端芯片領域幾乎沒有份額。這也導致國內EDA生態整體比國外落后。

針對上述問題，對于國內芯片廠商來說，通過Chiplet技術實現EDA工具換道追趕，是關乎長足發展的戰略決策。

2、Chiplet技術域下EDA工具的諸多挑戰

在進入后摩爾時代前，因為算力不斷提升等需求驅動著系統級芯片設計愈加復雜、制程工藝不斷縮小，以EDA為代表的設計工具所面臨的要求也越來越高。

芯華章表示，為了能夠將產品盡快推向市場，研發團隊一方面追求芯片驗證的完整性和驗證效率，另一方面又不斷壓縮本就壓力巨大的應用創新周期。與此同時在后摩爾時代，出于對客戶體驗等因素的考慮，越來越多的企業選擇自行設計芯片，設計目的從設計更快的芯片，轉變為設計更符合系統應用創新需求的芯片，這無疑提升了EDA工具研發的復雜度……

Chiplet的場景應用，更是為EDA工具的演進帶來壓力和挑戰。“特別是在驗證技術和工具方面，實際上已經成為Chiplet發展的瓶頸之一。”芯華章對鎂客網說道。

事實上，Chiplet帶來的是對過往傳統芯片設計方法學的顛覆，最為直接的體現就是要提前引入仿真驗證環節。

芯瑞微執行副總裁徐剛表示：“每一個模塊的RTL設計都會進行迭代，在采用Chiplet架構時，每一個迭代版本都必須去仿真互連方案，確認是否能夠滿足要求。若是待到每個模塊已經分發出去且達到sign-off標準后才堆疊在一起做互連方案，這個芯片項目大概率就失敗了。”

這其中也涉及到多個場景仿真耦合問題，講究協同工作。比如模塊與模塊之間信號完整性與電源完整性的仿真，就需要綜合考慮電、熱、應力、空氣流體等多重因素，且這些因素并不是單獨存在，而是環環相扣，體現了協同的重要性。

“電會帶來熱，熱會帶來應力，同時環境中又有空氣流場，仿真軟件必須把整個環境中所有存在的因素都考慮進去，一起導入到軟件中進行建模，接著去做解析，這樣才能得到最準確的結果。”

細化到具體的散熱問題，用芯瑞微產品總監賴誠的話來講，EDA本身的主要任務流程并沒有發生改變，依舊是做結構前處理后，再去基于物理場方程去進行求解，最后把仿真結果呈現給客戶看，Chiplet帶來的變化在于以更為復雜的結構和材料去影響EDA軟件。

“傳統芯片架構并沒有那么復雜，熱源也沒有那么多，處理散熱問題多是平均化處理，”賴誠說到，“進入Chiplet之后，涉及到跨尺度的問題，就需要基于軟件用一些特定方法去分項定義復雜結構中的幾何表征和材料表征。”

簡單來說，比如對熱源的處理，過往封裝過程中可以將其分散鋪開，避免某處過熱即可，而在Chiplet時代，考慮到每個模塊，以及模塊與模塊連接之后發熱特性的不同，就需要一個能夠跨物理尺度的精準模型來應對。

“仿真軟件需要把每一個場景的因素都考慮進去，如果沒有耦合仿真，就必須每一個場串行地獨立進行仿真，過程中不停來回迭代，而基于耦合仿真，就可以實現多場并行仿真，從而更快得到仿真結果。”徐剛表示。

以上僅僅是Chiplet環境下EDA所面臨挑戰的一角，但已經能夠想象到所要處理的數據之大。

基于這一點，芯啟源也指出，Chiplet環境下芯片總設計規模高達500億個晶體管，這需要EDA工具支持超大設計規模，對仿真加速器的可擴展規模及FPGA利用率提出了更高要求；同時需要EDA廠商提供中立安全的驗證平臺，以虛擬集成來自多個供應商的異構Chiplet設計，并在一個開放和安全的平臺上驗證它們等等。

此外，作為一個近年獲得廣泛關注的新賽道來說，Chiplet對于EDA而言還是一個“新產物”，工作過程中基本無經驗可循，比如封裝后內部模塊間互連線出現問題怎么辦？芯片設計采用Chiplet技術是該遵循上游EDA工具驗證標準還是下游封裝廠標準……這些都是問題。

3、Chiplet帶給EDA廠商是彎道加速而不是超車

有在Marvell工作過的業內人士稱，周秀文博士當年提出Mochi概念的緣由，主要是為了解決IP重用的問題。彼時Marvell雖然有著不同市場的客戶，但在技術端是存在許多共通的，因此想著不如把共用的IP模塊化處理，想要哪個功能就可以直接拿來拼裝即可。

回顧至今火熱的Chiplet技術潮，最終的源頭卻并不是IP重用，而是摩爾定律即將失效背景下對于芯片算力、成本的考量。

只不過需要注意，并不是所有芯片都適用于Chiplet技術，如若使用不當，反倒會帶來麻煩。

針對這一點，郝沁汾提出了兩點參考，分別是良率和架構靈活性，兩者有其一即可采用Chiplet技術。

比如良率，“如果對于良率提升并沒有起到有效的作用，甚至強行將大芯片拆小會帶來不必要的麻煩。”在這一點上，大算力芯片是Chiplet眼下最為合適的落地場景。而事實上，這也是當下芯片大廠正在攻破的方向，比如服務器芯片、汽車芯片等等。

至于對架構靈活性的追求，也正是延續了彼時周秀文博士提出Mochi概念的“初心”，讓芯片設計公司不必再去針對每個場景做定制化芯片，只需將某些場景特定需求功能模塊與共性模塊進行互連封裝即可，在降低芯片設計成本的同時，又能夠做到靈活應對以適應不同場景發展的需求。

而對比國際、國內半導體環境，隨著西方技術封鎖的不斷加強，后者對于Chiplet帶來的技術變革更為渴求，在一些論壇峰會、新聞報道中，關于“Chiplet將助力國產芯片彎道超車”的相關言論也是不少的。一位多年從事EDA的專家說，美國半導體技術目前領先中國大陸兩代。Chiplet真的能夠帶來的是彎道加速，而無法超車。我們只能縮短與西方大廠的技術距離，而短期還無法超越。

進一步解釋，如果是追求芯片算力與性能，通過Chiplet技術的確能夠做到性能超越，比如蘋果M1 Ultra，它由兩塊M1 Max拼接而成，在相同制程工藝的前提下，前者的性能實現了翻倍。但回到現實場景，這里忽視了兩點情況。

首先是功耗問題，依舊以M1 Ultra、M1 Max為例，官方數據顯示，他們的峰值功耗分別為215W和60W。依據這一對比，相同制程芯片堆疊前與堆疊后尚存在如此大的功耗差，如果使用14nm制程工藝加上Chiplet技術，即便在性能上與英偉達等旗下7nm制程產品拼一拼，面積和功耗卻也是一大問題。

其次是制程工藝，因為大環境受限，“我們可以用成熟制程去做堆疊以在性能側追趕先進制程芯片，但別人也可以用先進制程做堆疊，實現更高的性能。”徐剛表示，“所以按照這一情況，我們與國外的差距是會一直存在的，我們能做的只有盡量去縮小差距，而不至于被落下太遠。”

4、Chiplet2.0將有屬于自己的EDA工具

郝沁汾說，西方國家集成電路技術探索也是走過漫長的道路，對我國來說，該走的路還是要走，只是中途存在一些策略性回避或迂回，但談不上彎道超車。該吃的苦頭也還是要吃，只是在一些特殊的機遇和節點，比如在Chiplet技術中，我國芯片的產業可以實現整體的加速，這對趕上西方的先進技術是有積極意義的。

今年，中國計算機互連技術聯盟CCITA將牽頭組織聯盟企業成員進行EDA和封測的標準制訂。或許在未來，Chiplet2.0將有屬于自己的EDA工具。如果，芯片間的互連接口擁有統一的標準，那么不僅在設計上可以節約過去由于不同接口的互連需要，所耗費的大量人工、時間成本，更能減少片與片間在信息傳輸上的損耗。

我們知道，在過去的芯片設計中，往往采用“One-2-One”的模式逐一完成芯片的設計工作，但在Chiplet模式下，可能需要同時對于多個Chiplets進行布局和驗證，這對于IC設計團隊和封裝設計人員來說都是不可忽視的難題。在這種情況下，擴展以支持多個Chiplet的EDA的工具和方法對于項目的成敗變得舉足輕重。

隨著Chiplet時代的到來，設計人員不再需要直接通過IP供應商購買單獨的IP，他們只需在EDA軟件的資源庫內選用滿足整體芯片架構的、即插即用的Chiplets即可。這意味著設計師無需考慮其不同的工藝節點或技術（如模擬、數字或混合信號），可以專注于設計所帶來的功能實現和價值提升。

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